SERDES的基本構(gòu)造

簡單說來，SERDES的基本框圖如下：

 

大概就是由發(fā)送線，接收線，串行化模塊核解串行化模塊，時(shí)鐘管理模塊，編碼解碼模塊，發(fā)射接收緩沖模塊（FIFO）以及Alignment模塊。其實(shí)還有一個(gè)由用戶根據(jù)接口協(xié)議的具體內(nèi)容而自定制的用戶邏輯模塊，用來產(chǎn)生發(fā)送數(shù)據(jù)以及解析接收數(shù)據(jù)，這是唯一用戶可以靈活處理的地方，也是邏輯工程師可以進(jìn)行電路設(shè)計(jì)（Verilog設(shè)計(jì)）的地方。

其中，發(fā)送線即圖中tx Line interface以及接收線（Rx Line Interface）是與外部芯片進(jìn)行交互的串行線路，具體可以分別由一對或者多對差分信號線組成。一般而言，1對稱之為X1模式，2對X2，以此類推，n對即Xn。這類差分信號線越多，傳輸數(shù)據(jù)的帶寬就越大，假如一對差分信號線的傳輸帶寬為3.125Gbps，則n對為n*3.125Gbps。

串行化模塊（Serializer）即并串轉(zhuǎn)換（PISO）模塊，用戶邏輯產(chǎn)生待發(fā)送數(shù)據(jù)，經(jīng)過8B/10B編碼或者其他類型的編碼，加擾，進(jìn)入緩沖區(qū)等待操作，最終經(jīng)過并串轉(zhuǎn)換模塊，轉(zhuǎn)換成串行數(shù)據(jù)通過發(fā)送線發(fā)送出去。同理，解串行化模塊（Deserializer）是串行化模塊的逆過程，就是將串行差分線接收的串行數(shù)據(jù)經(jīng)過串并轉(zhuǎn)換（SIPO）模塊轉(zhuǎn)換為并行數(shù)據(jù)，之后經(jīng)過解碼，解擾，等操作后的并行數(shù)據(jù)，交給用戶接口，用戶進(jìn)行對該并行數(shù)據(jù)進(jìn)行解析。

為什么會(huì)有上圖中的Transmit and Receiver buffers/FIFO呢？

該模塊的一個(gè)最重要的作用就是進(jìn)行跨時(shí)鐘域轉(zhuǎn)換！由于SERDES中涉及的時(shí)鐘不只有一個(gè)，拿我們的Xilinx的Transceiver的一個(gè)通道的發(fā)射部分而言，如下圖：

 

可以暫時(shí)不用管其他部分，關(guān)于Xilinx家的Transceiver，后續(xù)文章我會(huì)專門介紹。我們僅僅看它的時(shí)鐘域劃分就知道，為什么存在跨時(shí)鐘域處理這回事了。上圖中的Phase Adjust FIFO的作用就是通用SERDES中的Transmit and Receiver Buffers/FIFO的具體設(shè)計(jì)，解決的問題就是要在兩個(gè)時(shí)鐘域之間傳輸數(shù)據(jù)，必須進(jìn)行速率匹配，并且要解決兩個(gè)時(shí)鐘域之間的所有相位差，簡單來說，就是跨時(shí)鐘域處理?？鐣r(shí)鐘域處理中，F(xiàn)IFO是兩個(gè)不同時(shí)鐘域之間數(shù)據(jù)傳輸?shù)淖畛Ｓ玫奶幚矸绞?，這無論在什么時(shí)候都是筆試面試的重點(diǎn)，我在學(xué)生時(shí)期準(zhǔn)備過相關(guān)的內(nèi)容，見：

FPGA基礎(chǔ)知識極簡教程（7）詳解亞穩(wěn)態(tài)與跨時(shí)鐘域傳輸

至于時(shí)鐘管理模塊，那就很明顯了，它管理了各種時(shí)鐘的問題，包括時(shí)鐘分頻倍頻以及時(shí)鐘恢復(fù)等。

上面對SERDES的一般架構(gòu)進(jìn)行了簡單的口述，好像沒什么條理，下面給出一個(gè)通用的SERDES框圖，并對各模塊進(jìn)行簡單定義。

SERDES的通用框圖

如下圖，為SERDES的通用框圖，它是對上一節(jié)中的SERDES框圖的一個(gè)細(xì)化。下面給出各個(gè)模塊的定義。

 

• 串行器（Serializer）：獲取n位并行數(shù)據(jù),其速率為y，然后將它轉(zhuǎn)化為串行數(shù)據(jù)流，速率為y的n倍；
• 解串器（Deserializer）：以n的y的速率獲取串行數(shù)據(jù)流，并將其轉(zhuǎn)換為速率為y的寬度為n的并行數(shù)據(jù)；
• 接收對齊（Rx (Receive) Align）：Rx（接收）對齊：將輸入的數(shù)據(jù)對齊到適當(dāng)?shù)淖纸??？梢允褂脦追N不同的機(jī)制，從自動(dòng)檢測和對齊一個(gè)特殊的保留位序列（通常稱為Comma）到用戶控制的位滑移；
• 時(shí)鐘管理器（Clock Manager）：管理各種時(shí)鐘需求，包括時(shí)鐘倍頻，時(shí)鐘分頻和時(shí)鐘恢復(fù)；
• 發(fā)送FIFO（Transmit FIFO）：允許在發(fā)送之前存儲傳入的用戶數(shù)據(jù)；
• 接收FIFO（Receive FIFO）：允許在刪除之前存儲接收到的數(shù)據(jù)（緩存數(shù)據(jù)）；在需要時(shí)鐘校正的系統(tǒng)中至關(guān)重要；
• 接收線接口：模擬接收電路包括差分接收器，并且可以包括有源或無源均衡；
• 發(fā)送線接口：模擬發(fā)射電路通常允許不同的驅(qū)動(dòng)強(qiáng)度。它還可以允許預(yù)加重發(fā)射；
• Line Encoder：將數(shù)據(jù)編碼為更友好的數(shù)據(jù)格式。這通常涉及消除長序列的不變位。可能還會(huì)調(diào)整數(shù)據(jù)，以實(shí)現(xiàn)一平衡和零平衡。（這是一個(gè)可選塊，有時(shí)不包含在SERDES中。）；
• 線路解碼器：從線路編碼數(shù)據(jù)解碼為純數(shù)據(jù)。（這是一個(gè)可選塊，有時(shí)在SERDES之外完成。）；
• 時(shí)鐘校正和通道綁定：允許校正發(fā)送時(shí)鐘和接收時(shí)鐘之間的差異。還允許在多個(gè)通道之間進(jìn)行偏斜校正。（通道綁定是可選的，并不總是包含在SERDES中。）

可以包括其他可能的功能，例如循環(huán)冗余校驗(yàn)（CRC）生成器，CRC檢查器，4b / 5b，8b / 10b，64b / 66b的多種編碼和解碼，可設(shè)置的加擾器，各種對齊方式和菊花鏈選項(xiàng)以及可配置時(shí)鐘的前端和后端。

市場上的SERDES或Transceiver展示

下面列舉了兩家的吉比特收發(fā)器的架構(gòu)，但本文暫時(shí)不做具體解釋，具體內(nèi)容會(huì)在本系列的后面介紹。

Xilinx的Transceiver架構(gòu)展示

為了簡化瀏覽，我們僅僅給出一個(gè)通道的Transceiver的結(jié)構(gòu)（7系列FPGA為例）：

 

Altera的SERDES介紹

Virtex?-II Pro X RocketIO?  SERDES結(jié)構(gòu)框圖：

 

Virtex-II Pro RocketIO SERDES結(jié)構(gòu)框圖：