隨著SOC 技術的發(fā)展，CMOS 工藝尺寸不斷縮小，芯片集成度越來越高，使得單位面積芯片的功耗不斷提高。近年來，便攜式電子產品如智能手機、平板電腦、數碼相機、智能手環(huán)發(fā)展迅猛，而對于使用電池的便攜式電子產品，芯片的功耗會直接影響到電池的使用時間、使用壽命，功耗逐漸成為大規(guī)模集成電路設計中最關心的問題。
 
CMOS 集成電路中的功耗由動態(tài)功耗、靜態(tài)功耗和短路功耗組成。各個功耗表達式如公式所示：
 
 
 
其中，Pdynamic是電路電容充放電產生的動態(tài)功耗，與電源電壓成平方關系；Pleak是靜態(tài)功耗，即漏電流產生的功耗，與電源電壓成一次方關系；Pshort是電路的短路功耗，產生于NMOS、PMOS 同時導通的瞬間，同樣與電源電壓成一次方關系。由此可見降低電源電壓能夠直接有效地降低電路的功耗。
 
SRAM 的功耗包括動態(tài)功耗和靜態(tài)功耗，動態(tài)功耗和靜態(tài)功耗所占總功耗的比例不是一成不變的，其比例隨集成電路工藝的發(fā)展而變化。工藝每前進一個節(jié)點，MOSFET 漏電流大約增加5 倍。器件特征尺寸的減少，使得靜態(tài)功耗在電路總功耗中所占比例越來越大，同時也必然引起靜態(tài)泄漏電流的增加。據統(tǒng)計，在90nm 工藝下，IC 漏電流功耗大約占整個功耗的1/3，在65nm 工藝下，IC 漏電流功耗已經占總功耗的一半以上。由于動態(tài)功耗與電源電壓是平方的關系，靜態(tài)功耗與電源電壓是一次方關系，降低電源電壓能夠使得動態(tài)功耗和靜態(tài)功耗都得到大幅降低。

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